БИБЛИОГРАФИЧЕСКИЙ СПИСОК

1. Калабеков Б.А. Микропроцессоры и их применение в системах передачи и обработки сигналов: Учеб. пособие для вузов. М.: Радио и связь, 1988. 368 с.

2. Балашов Е.П., Григорьев В.Л., Петров Г.А. Микро- и мини-ЭВМ: Учеб. пособие для вузов. Л.: Энергоатомиздат, 1984. 376 с.

3. Нестеров П.В., Шаньгин В.Ф., Горбунов В.Л. и др. Микропроцессоры: Учеб. пособие для вузов: В 3-х кн. / Под общ. ред. Преснухина Л.Н. М.: Высшая школа, 1986. Кн.1–495 с., Кн.2–383 с., Кн.3–351 с.

4. Грушин С.И., Душутин И.Д., Мелехин В.Ф. Проектирование аппаратных средств микропроцессорных систем: Учеб. пособие. Л.: ЛПИ им. Калинина, 1990. 78 с.

5. Угрюмов Е.П. Проектирование элементов и узлов ЭВМ: Учеб. пособие для вузов. М.: Высшая школа, 1987. 318 с.

6. Пухальский Г.И., Новосельцева Т.Я. Цифровые устройства: Учеб. пособие для втузов. СПб.: Политехника, 1996. 885 с.

7. Злобин В.К., Григорьев В.Л. Программирование арифметических операций в микропроцессорах: Учеб. пособие для технических вузов. М.: Высш. Шк., 1991. 303 с.

8. Майоров В.Г., Гаврилов А.И. Практический курс программирования микропроцессорных систем: Учеб. пособие для вузов. М.: Машиностроение, 1989. 266 с.

9. Аверьянов Н.Н., Березенко А.И., Борщенко Ю.Н. и др. Микропроцессоры и микропроцессорные комплекты интегральных микросхем: Справочник: В 2-х т. / Под общ. ред. Шахнова В.А. М.: Радио и связь, 1988. Т.1–368 с., Т.2–368 с.

10. Гришин Г.Г., Мошков А.А., Ольшанский О.В., Овечкин Ю.А. Микропроцессоры: Справочное пособие для разработчиков судовой РЭА / Под общ. ред.

Овечкина Ю.А. Л.: Судостроение, 1988. 520 с.

11.   Хвощ С.Т., Варлинский Н.Н., Попов Е.А..
Микропроцессоры и микроЭВМ в системах автоматического управления: Справочник. Л.: Машиностроение, 1987.

640 с.

12.   Гордонов А.Ю., Бекин Н.В., Цыркин В.В. и др. Большие интегральные схемы запоминающих устройств: Справочник / Под общ. ред. Гордонова А.Ю. и

Дьякова Ю.Н. М.: Радио и связь, 1990. 288 с.

13.   Лебедев О. Н. Применение микросхем памяти в электронных устройствах: Справочное пособие. М.: Радио и связь, 1994. 216 с.

14.   Лебедев О.Н., Мирошниченко А.И., Телец В.А. Изделия электронной техники. Цифровые микросхемы. Микросхемы памяти. Микросхемы ЦАП и АЦП: Справочник. М.: Радио и связь, 1994. 248 с.

15.   Федорков Б.Г., Телец В.А. Микросхемы ЦАП и АЦП: Функционирование, параметры, применение. М.: Энергоатомиздат, 1990. 320 с.

16.   Шевкопляс Б.В. Микропроцессорные структуры: Инженерные решения. М.: Радио и связь, 1986. 264 с.

17.   Шевкопляс Б.В. Микропроцессорные структуры: Инженерные решения: Справочник. 2-е изд., перераб. и доп. М.: Радио и связь, 1990. 512 с.

18.   Пухальский Г.И., Новосельцева Т.Я. Проектирование дискретных устройств на интегральных микросхемах: Справочник. М.: Радио и связь, 1990. 304 с.

19.   Шило В.Л. Популярные цифровые микросхемы: Справочник. М.: Радио и связь, 1987. 352 с.

20.   Мячев А.А., Иванов В.В. Интерфейсы вычислительных систем на базе мини- и

микроЭВМ / Под ред. Наумова Б.Н. М.: Радио и связь, 1986. 248 с.

21.   Мячев А.А., Степанов В.Н., Щербо В.К. Интерфейсы систем обработки данных: Справочник / Под общ. ред. Мячева А.А. М.: Радио и связь, 1989. 415 с.

22.   Гук М. Аппаратные интерфейсы ПК: Энциклопедия. СПб.: Питер, 2002. 528 с.

23.   Алексенко А.Г., Галицын А.А., Иванников А.Д. Проектирование радиоэлектронной аппаратуры на микропроцессорах: Программирование, типовые решения, методы отладки. М.: Радио и связь, 1984. 272 с.

24.   Коффрон Дж. Технические средства микропроцессорных систем.

М.: Мир, 1983. 344 с.

25.   Хоровиц П., Хилл У. Искусство схемотехники: В 3-х т.: Пер. с англ: 4-е изд. М.: Мир, 1993. Т.1–413 с., Т.2–371 с., Т.3–367 с.

26.   Битюцкий В.П., Хмелевский И.В., Ералев Е.В. Дипломное проектирование: Часть 2. Содержание и правила оформления дипломного проекта (работы): Методические указания к дипломному проектированию. Екатеринбург: изд. МИДО, 1998.

40 с.

Хмелевский Игорь Васильевич

Битюцкий Валерий Петрович

ОРГАНИЗАЦИЯ ЭВМ И СИСТЕМ

ОДНОПРОЦЕССОРНЫЕ ЭВМ

ЧАСТЬ 5

Редактор издательства И.Г. Южакова

Компьютерный набор авторский

Подписано в печать   20.06.2005                                                              Формат 60 х 84 1/16

Бумага типографская                          Офсетная печать                        Усл. печ. л. 1,6

Уч.-изд. л. 1,52                             Тираж 150                    Заказ                Цена "С"

Редакционно-издательский отдел ГОУ ВПО УГТУ-УПИ

620002, Екатеринбург, ул. Мира, 19

Ризография НИЧ ГОУ ВПО УГТУ-УПИ

620002, Екатеринбург, ул. Мира, 19

МНОГОКАНАЛЬНАЯ СИСТЕМА ФОРМИРОВАНИЯ АНАЛОГОВЫХ СИГНАЛОВ

Разработать на базе микропроцессорного комплекта КР580 комплекс из центрального и периферийного процессорных устройств, связанных интерфейсом INTERF. В качестве адаптеров интерфейса использовать БИС ADAPT с адресацией к ним, как к ADDR1. Выбор типа интерфейса, адаптера и способов адресации осуществляется по табл. 2.7. Остальные данные, необходимые для выполнения курсового проекта, приведены в табл. 2.8. Комплекс предназначен для формирования аналоговых напряжений и содержит N ЦАП с адресацией к ним, как к ADDR2, лежащим в поле адресов периферийного процессора. Значения напряжений и номера ЦАП, подлежащих инициализации, а также время, в течение которого аналоговое напряжение должно присутствовать на выходе данного канала (период инициализации Т), определяются программой, выполняемой в центральном процессорном устройстве, и передаются периферийной стороне в виде единого блока. Период инициализации любого ЦАП составляет Т секунд и может быть различным для всех ЦАП. Численные значения Т лежат в пределах Т1-Т2 с точностью D. После завершения инициализации любого ЦАП напряжение на его выходе должно равняться нулю. Масштаб выходного напряжения любого ЦАП К £ 1 и остается постоянным в течение всего периода инициализации Т, но может изменяться от периода к периоду. Его конкретное значение зависит от программы, выполняемой периферийным процессором, при этом значения всех масштабных коэффициентов в каждый период инициализации передаются в фиксированные ячейки ОЗУ центрального процессорного устройства. Процедура инициализации всех ЦАП полностью организуется периферийным процессором. Наличие в блоке данных Т=0 для каких-либо ЦАП означает, что период инициализации продолжается до поступления новых данных от центрального процессорного устройства. Периодичность обращения центрального процессорного устройства к периферийному – не менее 2 минут. В качестве времязадающего устройства использовать БИС таймера КР580ВИ53 с адресацией к ней, как к ADDR3, лежащей в поле адресов периферийного процессора.

Таблица 2.7 ( тема 4 )

Вариант	INTERF	ADAPT	ADDR1	ADDR2	ADDR3
4.1	Параллельный интерфейс	КР580ВВ55	Внешнее устройство	Ячейка памяти	Внешнее устройство
4.2	Последовательный интерфейс	КР580ВВ51	Внешнее устройство	Ячейка памяти	Ячейка памяти
4.3	Параллельный интерфейс	КР580ВВ55	Ячейка памяти	Внешнее устройство	Внешнее устройство
4.4	Последовательный интерфейс	КР580ВВ51	Ячейка памяти	Внешнее устройство	Ячейка памяти

Таблица 2.8 ( тема 4 )

Вариант	Тип ЦАП	N	T1-T2 сек.	D сек.
4.1	а б в	К572ПА2 (12 разр.) К572ПА1 (10 разр.) К1118ПА1 (8 разр.)	5 6 7	15 – 83 10 – 98 05 – 77	0.50 0.20 0.60
4.2	а б в	К572ПА2 (12 разр.) К572ПА1 (10 разр.) К1118ПА1 (8 разр.)	5 6 7	15 – 83 10 – 98 05 – 77	0.50 0.20 0.60
4.3	а б в	К572ПА2 (12 разр.) К572ПА1 (10 разр.) К1118ПА1 (8 разр.)	7 9 5	21 – 95 07 – 91 11 – 89	0.50 0.20 0.60
4.4	а б в	К572ПА2 (12 разр.) К572ПА1 (10 разр.) К1118ПА1 (8 разр.)	7 9 5	21 – 95 07 – 91 11 – 89	0.50 0.20 0.60
Точность представления К для всех вариантов составляет 0.01

МНОГОКАНАЛЬНАЯ СИСТЕМА СБОРА АНАЛОГОВОЙ ИНФОРМАЦИИ

Разработать на базе микропроцессорного комплекта КР580 комплекс из центрального и периферийного процессорных устройств, связанных интерфейсом INTERF. В качестве адаптеров интерфейса использовать БИС ADAPT с адресацией к ним, как к ADDR1. Выбор типа интерфейса, адаптера и способов адресации осуществляется по табл. 2.5. Остальные данные, необходимые для выполнения курсового проекта, приведены в табл. 2.6. Комплекс предназначен для считывания и запоминания информации в фиксированные ячейки ОЗУ центрального процессорного устройства с блока измерителя напряжений, содержащего N АЦП с адресацией к ним, как к ADDR2, лежащим в поле адресов периферийного процессора. Номера АЦП, подлежащие опросу в данный период времени, определяются программой, выполняемой в центральном процессорном устройстве, и передаются периферийной стороне. Период опроса любого АЦП составляет Т секунд и передается в блок измерителя из центрального процессорного устройства. Период опроса Т остается постоянным на все время опроса АЦП в данной конфигурации. Передаваемые значения Т лежат в пределах Т1-Т2 с точностью D. Процедура периодического опроса АЦП полностью организуется периферийным процессором. Опрос АЦП в данной конфигурации с периодом Т продолжается до поступления новых данных от центрального процессорного устройства. Периодичность обращения центрального процессорного устройства к периферийному – не менее 2 минут. В качестве времязадающего устройства использовать БИС таймера КР580ВИ53 с адресацией к ней, как к ADDR3, лежащей (лежащему) в поле адресов периферийного процессора.

Таблица 2.5 ( тема 3 )

Вариант	INTERF	ADAPT	ADDR1	ADDR2	ADDR3
3.1	Параллельный интерфейс	КР580ВВ55	Внешнее устройство	Ячейка памяти	Внешнее устройство
3.2	Последовательный интерфейс	КР580ВВ51	Внешнее устройство	Ячейка памяти	Ячейка памяти
3.3	Параллельный интерфейс	КР580ВВ55	Ячейка памяти	Внешнее устройство	Внешнее устройство
3.4	Последовательный интерфейс	КР580ВВ51	Ячейка памяти	Внешнее устройство	Ячейка памяти

<
Таблица 2.6 ( тема 3 )

Вариант	Тип АЦП	N	T1-T2 сек.	D сек.
3.1	а б в	К1113ПВ1 (10 разр.) К572ПВ3 (8 разр.) К572ПВ1 (12 разр.)	5 6 7	1.7 – 12.3 1.0 – 10.2 2.2 – 17.6	0.10 0.01 0.20
3.2	а б в	К1113ПВ1 (10 разр.) К572ПВ3 (8 разр.) К572ПВ1 (12 разр.)	5 6 7	1.7 – 12.3 1.0 – 10.2 2.2 – 17.6	0.10 0.01 0.20
3.3	а б в	К1113ПВ1 (10 разр.) К572ПВ3 (8 разр.) К572ПВ1 (12 разр.)	7 9 5	1.4 – 13.7 1.2 – 12.8 2.7 – 18.9	0.10 0.01 0.20
3.4	а б в	К1113ПВ1 (10 разр.) К572ПВ3 (8 разр.) К572ПВ1 (12 разр.)	7 9 5	1.4 – 13.7 1.2 – 12.8 2.7 – 18.9	0.10 0.01 0.20

ПРАВИЛА ОФОРМЛЕНИЯ ПОЯСНИТЕЛЬНОЙ ЗАПИСКИ

Пояснительная записка должна содержать следующие структурные части:

титульный лист (1 стр.);

задание на проектирование (1 стр.);

содержание (1 стр.);

реферат (1 стр.);

введение (1 стр.);

основная часть (25-30 стр.);

заключение с формулировкой результатов (1 стр.);

приложение;

библиографический список (1 стр.).

Пояснительная записка выполняется на листах белой бумаги формата А4 (210 х 297 мм) машинописным способом через 1,5 интервала с одной стороны листа шрифтом Arial 12 или Times New Roman 14. Рекомендуемый объем записки составляет 25-30 стр. В исключительных случаях допускается выполнение записки рукописным образом тушью или пастой (чернилами) одного цвета: черного, синего или фиолетового. Форма титульного листа приведена в приложении 1.

Листы пояснительной записки оформляются без выполнения рамок с оставлением полей: левое – не менее 20 мм, правое, верхнее и нижнее – не менее 10 мм. Номера страниц проставляются в правом верхнем углу листа.

Текст основной части пояснительной записки разделяется на разделы, подразделы, пункты. Разделы должны иметь порядковую нумерацию в пределах основной части, подразделы – в пределах раздела и т.д. В конце номеров разделов и подразделов ставят точку. Например, «3.2.3.». Текст пояснительной записки должен быть кратким, четким и не допускать различных толкований.

Заголовки разделов записываются симметрично тексту прописными буквами. Заголовки подразделов записываются с абзаца строчными буквами. Точку в конце заголовка не ставят. Перенос слов в заголовках и подчеркивание заголовков не допускается.

Структурные части начинаются с новых листов, которые не нумеруются. Заголовки пишутся прописными буквами – РЕФЕРАТ, СОДЕРЖАНИЕ, ВВЕДЕНИЕ и т. д.

Ссылки на формулы в тексте дают в виде, например, "...в формуле (4.1)…", что означает ссылку на первую формулу четвертого раздела.

В тексте числа с размерностью следует писать цифрами, без размерности — словами, например: "стоимость 30 тыс. рублей", "проверка проводится три раза".

Иллюстрации выполняются на листах писчей, чертежной или миллиметровой бумаги формата А4 карандашом, тушью или черной, синей, фиолетовой пастой. Допускается выполнение всех графических работ с помощью ЭВМ.

Каждый рисунок в пояснительной записке помещается после первой же ссылки на него или на странице, следующей после страницы с его первым упоминанием. В приложения выносятся только те рисунки и таблицы, которые не используются в основной части непосредственно при изложении материала. Иллюстрации обозначаются словом "Рис." и нумеруются в пределах раздела арабскими цифрами, например, «Рис. 2.5.», что означает пятый рисунок второго раздела. После обозначения рисунка следует краткая подрисуночная надпись, отражающая суть изображения.

Рисунки располагаются таким образом, чтобы их можно было рассматривать без поворота пояснительной записки. Если это невозможно, то так, чтобы для рассмотрения документ нужно было повернуть по часовой стрелке.

Таблицы нумеруются в пределах раздела, например, «Таблица 3.2». Если таблица не помещается на одной странице и требует переноса, то остальные ее части именуются, соответственно, «Продолжение табл. 3.2» и «Окончание табл. 3.2». Таблица может иметь заголовок, помещаемый над таблицей. Ссылки на таблицы в тексте дают в виде, например, «…приведены в табл. 3.2…», что означает ссылку на вторую таблицу третьего раздела.

Приложения оформляются как структурные части пояснительной записки. Каждое приложение начинается с нового листа. При ссылке на приложение пишут слово “приложение” полностью и указывают номер приложения, например, “…в приложении 3”. При наличии только одного приложения оно не нумеруется. Нумерация всех листов пояснительной записки с приложениями должна быть сквозная.

Принципиальная схема периферийного устройства выполняются в соответствии с требованиями ГОСТ 2.701-84. Схема выполняется на отдельном листе формата А2 или А3 с помощью ЭВМ и снабжается основной надписью, которая располагается в правом нижнем углу листа вдоль длинной его стороны.Форма, содержание, расположение и размеры граф основных надписей должны соответствовать ГОСТ 2.104-68. Примеры основных надписей для принципиальной схемы периферийного устройства и перечня элементов приведены в прил. 2. Допускается выполнение принципиальной схемы на листах аналогичного формата чертежной или миллиметровой бумаги карандашом, тушью или черной, синей, фиолетовой пастой.

Более подробные сведения о правилах выполнения структурных, функциональных и принципиальных схем, правилах начертания элементов принципиальных схем, а также оформлении перечня элементов можно найти в [26].

Уральский государственный технический университет

Федеральное агентство по образованию
ГОУ ВПО “ Уральский государственный технический университет – УПИ”
Кафедра автоматики и информационных технологий
Оценка работы_________________
Члены комиссии________________
________________
СИСТЕМА ОТОБРАЖЕНИЯ ИНФОРМАЦИИ ТИПА "БЕГУЩАЯ СТРОКА"
Вариант № 5.2
Пояснительная записка к курсовому проекту
по дисциплине “Организация ЭВМ и систем”
Студент гр. Р-320 Иванов В.П. ________________________________
Руководитель: Хмелевский И.В ________________________________
2005

Процесс разработки микропроцессорного комплекса можно

Процесс разработки микропроцессорного комплекса можно разбить на ряд этапов, которые необходимо выполнять в следующей последовательности:
разработка структурной схемы комплекса;
разработка функциональной схемы комплекса;
разработка алгоритмов функционирования комплекса;
разработка форматов информационных и служебных посылок, а также оценка их длительностей;
краткое описание элементной базы;
разработка структуры интерфейса и временных диаграмм его сигналов;
разработка принципиальной схемы периферийного устройства;
разработка структуры программных модулей и адресного пространства;
разработка программных модулей.
При разработке алгоритма функционирования комплекса предусмотреть меры, повышающие надежность передачи информации (использование кодов, обнаруживающих ошибки, ретрансляция переданных блоков информации с последующей сверкой их с оригиналом и т.д.), а также исключающие возможность "зависания" системы или ее неправильное срабатывание при возникновении сбоев в канале связи.
Периодичность обращения центрального процессорного устройства к периферийному определяется не программированием таймера, а потребностями задач, выполняемых в этом устройстве. Обращение может происходить в случайные моменты времени, но не чаще, чем указано в задании.
При выполнении курсового проекта следует помнить, что в литературе описаны типовые схемотехнические решения, которые можно использовать при разработке отдельных узлов аппаратного обеспечения периферийного устройства. Между тем, существует множество конкретных инженерных решений, которые могут быть предложены самим студентом.
Под термином «последовательный интерфейс» следует понимать нуль-модемное соединение центрального и периферийного устройства, являющееся простейшим частным случаем интерфейса RS-232C (СТЫК-С2).
Под термином «параллельный интерфейс» следует понимать какой-либо вариант параллельного интерфейса, реализующего стробируемый обмен по сигналам квитирования, т.е. очень упрощенный вариант интерфейса CENTRONIX (ИРПР-М).

Предполагается, что длина кабеля не превышает 1.5 м для параллельного интерфейса и 15 м для последовательного. Необходимо помнить, что соответствующий интерфейс определяет не только протокол обмена, но и уровни напряжения сигналов в линии связи.
Использование типовых схемотехнических решений отдельных узлов при разработке аппаратного обеспечения периферийного устройства не освобождает студента от необходимости понимания принципов их функционирования и назначения отдельных элементов схемы.
Для упрощения разрабатываемого комплекса не рекомендуется использовать механизмы систем прерывания и ПДП. При использовании обмена в режиме прерывания не забывать о необходимости организации стека.
Объем памяти, необходимый для размещения простейшего монитора и служебных программ, считать равным 3 К.
Программное обеспечение центрального процессорного устройства писать только в виде подпрограмм, осуществляющих обмен.
В теме 1 имеется в виду, что на интервале генерации звуковой последовательности L укладывается целое число звуков.
В теме 2 при разработке алгоритма функционирования комплекса предусмотреть меры исключающие "потерю" сработавшего датчика при срабатывании нескольких датчиков в перекрывающиеся моменты времени (в одной или нескольких группах). Кроме того, необходимо учесть наличие дребезга контактов датчиков в моменты срабатывания.
В теме 3 не забывать о том, что после каждого цикла опроса АЦП данные должны быть переданы в фиксированные ячейки ОЗУ центрального процессорного устройства.
В теме 4 иметь в виду, что аналоговые напряжения на выходах всех каналов должны появляться в один момент времени. Поступление Т=0 означает, что время, в течение которого напряжение с соответствующим масштабом присутствует на выходе конкретного ЦАП, определяется не значением Т, а моментом поступления следующего блока данных от центрального процессорного устройства.
В теме 5 не забывать о том, что при использовании режима динамической индикации интенсивность свечения индикаторов существенно падает, и требуются специальные меры для ее повышения.
Отсутствие в курсовом проекте каких-либо материалов, из перечисленных в п.3 и 4, или небрежное их оформление, а также сдача проекта без уважительной причины после срока, установленного учебным графиком, влекут за собой СНИЖЕНИЕ оценки на 1 балл.

ПРОГРАММИРУЕМЫЙ ГЕНЕРАТОР ЗВУКОВОЙ ПОСЛЕДОВАТЕЛЬНОСТИ

Разработать на базе микропроцессорного комплекта КР580 комплекс из центрального и периферийного процессорных устройств, связанных интерфейсом INTERF. В качестве адаптеров интерфейса использовать БИС ADAPT с адресацией к ним как к ADDR1. Выбор типа интерфейса, адаптера и способов адресации осуществляется по табл. 2.1. Остальные данные, необходимые для выполнения курсового проекта, приведены в табл. 2.2. Комплекс предназначен для включения и индикации включения одного из М устройств автоматики. Устройства автоматики включаются по сигналам периферийного устройства, формируемым на основании информации, поступившей от центрального устройства. Индикация осуществляется подачей конкретного звукового сигнала с одновременным отображением номера устройства на 7 сегментном индикаторе. Звуковой сигнал, соответствующий включаемому устройству, представляет собой непрерывную звуковую последовательность с параметрами: частоты звучания F1,F2,F3; длительности звучания любого тона Т1,Т2,Т3. Их численные значения не известны периферийной стороне и подлежат загрузке из центрального процессорного устройства. В качестве времязадающего устройства и формирователя звукового сигнала использовать БИС таймера КР580ВИ53 с адресацией к ней как к ADDR2, лежащей (лежащему) в поле адресов периферийного процессора. Номера включаемых устройств автоматики и соответствующие им конкретные виды звуковых последовательностей (длительность и последовательность звучания каждого тона) определяются программой, выполняемой в центральном процессорном устройстве, и передаются периферийному процессору. Длительность звуковой индикации около L секунд. Периодичность обращения центрального процессорного устройства к периферийному – не менее 50 с. После генерации звуковой последовательности в центральное процессорное устройство выдается сигнал (код включенного устройства), по которому принимается решение о правильности выполненной операции. При положительном решении управление передается подпрограмме центрального процессорного устройства, соответствующей номеру включенного устройства автоматики, после чего индикатор должен погаснуть.

Таблица 2.1 ( тема 1 )

Вариант	INTERF	ADAPT	ADDR1	ADDR2	ADDR3
1.1	Параллельный интерфейс	КР580ВВ55	Внешнее устройство	Ячейка памяти	—
1.2	Последовательный интерфейс	КР580ВВ51	Внешнее устройство	Ячейка памяти	—
1.3	Параллельный интерфейс	КР580ВВ55	Ячейка памяти	Внешнее устройство	—
1.4	Последовательный интерфейс	КР580ВВ51	Ячейка памяти	Внешнее устройство	—

Таблица 2.2 ( тема 1 )

Вариант	L сек	М	F1 кГц	F2 кГц	F3 кГц	Т1 сек.	Т2 сек.	Т3 сек.
1.1	а б в	30 25 15	5 7 9	1.0 1.5 1.3	2.0 1.8 0.9	2.2 2.5 0	1.0 0.7 0.8	0.5 1.2 1.6	1.6 1.7 1.0
1.2	а б в	30 25 15	5 7 9	1.0 1.5 1.3	2.0 1.8 0.9	2.2 2.5 0	1.0 0.7 0.8	0.5 1.2 1.6	1.6 1.7 1.0
1.3	а б в	33 28 18	4 6 8	1.4 2.3 1.2	2.7 1.9 1.6	0 2.8 0	1.8 0.9 0.6	1.3 1.1 1.4	0 1.2 2.1
1.4	а б в	33 28 18	4 6 8	1.4 2.3 1.2	2.7 1.9 1.6	0 2.8 0	1.8 0.9 0.6	1.3 1.1 1.4	0 1.2 2.1

СИСТЕМА КОНТРОЛЯ СРАБАТЫВАНИЯ АВАРИЙНЫХ ДАТЧИКОВ

Разработать на базе микропроцессорного комплекта КР580 комплекс из центрального и периферийного процессорных устройств, связанных интерфейсом INTERF. В качестве адаптеров интерфейса использовать БИС ADAPT с адресацией к ним как к ADDR1. Выбор типа интерфейса, адаптера и способов адресации осуществляется по табл. 2.3. Остальные данные, необходимые для выполнения курсового проекта, приведены в табл. 2.4. Комплекс предназначен для обнаружения срабатывания хотя бы одного аварийного датчика (замыкание контактов). Датчики располагаются M группами по N штук. Номера датчиков, подлежащих опросу, задаются программой, выполняемой в центральном процессорном устройстве, и передаются периферийной стороне. Процедура периодического опроса датчиков полностью организуется периферийным процессором. Период опроса любого датчика T остается постоянным на все время опроса датчиков в данной конфигурации. Передаваемые значения T лежат в пределах T1-T2 с точностью D. Опрос датчиков в данной конфигурации продолжается до поступления новых данных от центрального процессорного устройства. Периодичность обращения центрального процессорного устройства к периферийному – не менее 10 минут. Если срабатывание конкретного датчика продолжается более P периодов опроса, управление должно быть передано некоторой подпрограмме центрального процессорного устройства, соответствующей номеру группы (т.е. периферийное устройство должно сообщать центральному о каждом факте срабатывания датчиков более Р периодов). В качестве времязадающего устройства использовать БИС таймера КР580ВИ53 с адресацией к ней, как к ADDR2, лежащей (лежащему) в поле адресов периферийного процессора.

Таблица 2.3 ( тема 2 )

Вариант	INTERF	ADAPT	ADDR1	ADDR2	ADDR3
2.1	Параллельный интерфейс	КР580ВВ55	Внешнее устройство	Ячейка памяти	—
2.2	Последовательный интерфейс	КР580ВВ51	Внешнее устройство	Ячейка памяти	—
2.3	Параллельный интерфейс	КР580ВВ55	Ячейка памяти	Внешнее устройство	—
2.4	Последовательный интерфейс	КР580ВВ51	Ячейка памяти	Внешнее устройство	—

<
Таблица 2.4 ( тема 2 )

Вариант	М	N	P	T1-T2 сек.	D сек.
2.1	а б в	4 3 5	18 46 12	12 17 08	1.6 – 11.2 1.1 – 10.4 2.8 – 19.6	0.10 0.01 0.20
2.2	а б в	4 3 5	18 46 12	12 17 08	1.6 – 11.2 1.1 – 10.4 2.8 – 19.6	0.10 0.01 0.20
2.3	а б в	5 3 6	19 27 11	10 15 21	1.0 – 12.4 2.1 – 14.5 1.9 – 18.7	0.10 0.01 0.20
2.4	а б в	5 3 6	19 27 11	10 15 21	1.0 – 12.4 2.1 – 14.5 1.9 – 18.7	0.10 0.01 0.20

СИСТЕМА ОТОБРАЖЕНИЯ ИНФОРМАЦИИ ТИПА "БЕГУЩАЯ СТРОКА"

Таблица 2.9 ( тема 5 )

Вариант	INTERF	ADAPT	ADDR1	ADDR2	ADDR3
5.1	Параллельный интерфейс	КР580ВВ55	Внешнее устройство	Ячейка памяти	Внешнее устройство
5.2	Последовательный интерфейс	КР580ВВ51	Внешнее устройство	Ячейка памяти	Ячейка памяти
5.3	Параллельный интерфейс	КР580ВВ55	Ячейка памяти	Внешнее устройство	Внешнее устройство
5.4	Последовательный интерфейс	КР580ВВ51	Ячейка памяти	Внешнее устройство	Ячейка памяти

Таблица 2.10 ( тема 5 )

Вариант	М	N	T сек.	L
5.1	а б в	25 30 35	50 60 70	10 12 14	4 7 5
5.2	а б в	25 30 35	50 60 70	10 12 14	4 7 5
5.3	а б в	28 36 40	55 65 75	12 16 20	6 3 5
5.4	а б в	28 36 40	55 65 75	12 16 20	6 3 5

По результатам сравнения осуществляется либо передача сигнала, разрешающего вывод информации на панель отображения, либо повторная передача несовпадающих символов с последующим сравнением копии и оригинала. Периодичность обращения центрального процессорного устройства к периферийному – не менее 3 минут. В качестве времязадающего устройства использовать БИС таймера КР580ВИ53 с адресацией к ней, как к ADDR3, лежащей (лежащему) в поле адресов периферийного процессора.

ТРЕБОВАНИЯ К СОДЕРЖАНИЮ КУРСОВОГО ПРОЕКТА

Курсовой проект включает в себя пояснительную записку, выполненную в соответствии с требованиями п. 4, и принципиальную схему периферийной микроЭВМ.

Периферийная микроЭВМ должна быть разработана в минимальной конфигурации, т.е. содержать только элементы, необходимые для выполнения заданных функций.

Схемы алгоритмов функционирования разработанного устройства в целом и его составных частей должны содержать 20-25 вершин, отражать все существенные моменты и сопровождаться подробными словесными описаниями.

В пояснительной записке должны присутствовать все расчеты, связанные с выбором величин соответствующих временных задержек, коэффициентов деления тактовой частоты, оценкой длительностей информационных и служебных посылок, программированием таймеров и т.д.

Пояснительная записка должна содержать краткое описание структурных, функциональных и принципиальных схем, интерфейса, обзор характеристик используемой элементной базы.

Программное обеспечение разработанного устройства должно сопровождаться подробными комментариями, схемами программ, таблицами адресов.

Пояснительная записка должна содержать следующий графический материал:

структурная схема устройства в целом;

функциональная схема устройства в целом или его составных частей;

структуры алгоритмов функционирования устройства в целом и его составных частей;

форматы информационных и служебных посылок, а также их ориентировочные длительности;

структурная схема интерфейса;

временные диаграммы сигналов интерфейса;

структуры программных модулей;

структура адресного пространства;

принципиальная схема периферийного устройства.

Весь графический материал, кроме принципиальной схемы, должен находиться в пояснительной записке в виде пронумерованных рисунков. Перечень элементов, используемых в принципиальной схеме периферийного устройства, должен быть снабжен основной надписью и оформлен в виде приложения (см. п. 4).

Настоящий курсовой проект предполагает разработку

Настоящий курсовой проект предполагает разработку студентом очень упрощенного варианта специализированного управляющего комплекса, состоящего из двух микроЭВМ – центральной и периферийной (центральное и периферийное процессорные устройства, соответственно). Предполагается также, что обе микроЭВМ построены на микропроцессорных комплектах КР580 и связаны между собой последовательным или параллельным интерфейсом. Функциональное назначение комплекса определяется периферийной микроЭВМ, разработке которой и уделено основное внимание в курсовом проекте.
Функции центральной микроЭВМ не определены. Известно только, что в процессе обработки программы центральная микроЭВМ периодически обращается за обслуживанием к периферийной микроЭВМ. Этот период обращения определяется не каким-либо таймером, а потребностями задач, решаемых центральной микроЭВМ.
Студенту предлагается разработать в соответствии с заданием структурную схему всего комплекса, функциональные схемы и алгоритмы функционирования центральной и периферийной микроЭВМ, принципиальную схему периферийной микроЭВМ и ее программное обеспечение. Более подробно требования к содержанию пояснительной записки курсового проекта и ее оформлению для всех вариантов заданий приведены, соответственно, в п. 3 и 4. Кроме того, в п. 5 приведен ряд замечаний, позволяющих студентам избежать характерных ошибок при выполнении курсового проекта.
Список литературных источников, приведенный в конце методических указаний, должен помочь студенту в выполнении курсового проекта. Список составлен с учетом дефицита справочной литературы и является, в некотором смысле, избыточным.
Выбор индивидуального задания осуществляется студентом в соответствии с порядковым номером в списке учебной группы по таблицам, приведенным в п. 1.

ВЫБОР ВАРИАНТОВ ЗАДАНИЙ

Каждый студент выбирает свой вариант задания на курсовой проект из перечня вариантов, приведенных ниже для трех групп (таблицы 1.1 – 1.3), по своему порядковому номеру (графа «№») в списке группы.

ГРУППА № _______

Таблица 1.1

№	Вариант	№	Вариант	№	Вариант	№	Вариант
01	1.1.а	06	1.2.а	11	1.3.а	16	1.4.а
02	2.1.а	07	2.2.а	12	2.3.а	17	2.4.а
03	3.1.а	08	3.2.а	13	3.3.а	18	3.4.а
04	4.1.а	09	4.2.а	14	4.3.а	19	4.4.а
05	5.1.а	10	5.2.а	15	5.3.а	20	5.4.а

ГРУППА № _______ а

Таблица 1.2

№	Вариант	№	Вариант	№	Вариант	№	Вариант
01	1.1.б	06	1.2.б	11	1.3.б	16	1.4.б
02	2.1.б	07	2.2.б	12	2.3.б	17	2.4.б
03	3.1.б	08	3.2.б	13	3.3.б	18	3.4.б
04	4.1.б	09	4.2.б	14	4.3.б	19	4.4.б
05	5.1.б	10	5.2.б	15	5.3.б	20	5.4.б

ГРУППА № _______ б

Таблица 1.3

№	Вариант	№	Вариант	№	Вариант	№	Вариант
01	1.1.в	06	1.2.в	11	1.3.в	16	1.4.в
02	2.1.в	07	2.2.в	12	2.3.в	17	2.4.в
03	3.1.в	08	3.2.в	13	3.3.в	18	3.4.в
04	4.1.в	09	4.2.в	14	4.3.в	19	4.4.в
05	5.1.в	10	5.2.в	15	5.3.в	20	5.4.в